薄膜沉積是集成電路制造過程中必不可少的環節，傳統的薄膜沉積工藝主要有 PVD、 CVD 等氣相沉積工藝：
PVD（物理氣相沉積）： 在真空條件下，采用物理方法，將材料源（固體或液體） 表面 氣化成氣態原子、分子或部分電離成離子，并通過低壓氣體（或等離子體）過程，在基體表面沉積具有某種特殊功能的薄膜的技術。 PVD 主要方法包括真空蒸度、濺射鍍膜等， 不僅可沉積金屬膜、合金膜， 還可以沉積化合物、陶瓷、半導體、聚合物膜等，所涉及材料包括所有固體（C、 Ta、 W 困難）、鹵化物和熱穩定化合物。
CVD（化學氣相沉積）： 主要是利用含有薄膜元素的一種或幾種氣相化合物或單質、在襯底表面上進行化學反應生成薄膜的方法。 CVD 法可制作薄膜材料包括堿及堿土類以外的金屬（Ag、 Au 困難）、碳化物、氮化物、硼化物、氧化物、硫化物、硒化物、碲化物、金屬 化合物、合金等。
隨著集成電路集成度越來越高，尺寸越來越小，高介電常數（high k）柵介質逐漸替代傳統的氧化硅柵，同時高寬比越來越大，對沉積技術的臺階覆蓋能力提出了更高的要求，因此 ALD 作為能夠滿足以上要求的新型沉積工藝已被越來越多的采用：
ALD（原子層沉積） ： 可以理解為一種變相的 CVD 工藝，通過將氣相前驅體脈沖交替地 通入反應器并在沉積基體上化學吸附并反應形成沉積膜的一種方法。與傳統 CVD 不同的是，ALD 在沉積過程中， 反應前驅體是交替沉積， 新一層原子膜的化學反應是直接與之前一層相關聯的，這種方式使每次反應只沉積一層原子。 ALD 已沉積材料包括金屬、氧化物、碳（氮、硫、硅）化物、各類半導體材料和超導材料等。
ALD沉積材料
ALD 相比傳統的 PVD 和 CVD 等淀積工藝， 充分利用表面飽和反應，天生具備厚度控制和 高度的穩定性能，對溫度和反應物通量的變化不太敏感。 因此 ALD 法沉積的薄膜兼具高純度和高密度，既平整又具有高度的保型性，即使對于縱寬比高達 100:1 的結構也可實現良好的階梯覆蓋。 而 ALD 此前主要缺點在于沉積速度較慢，大約 1 ?/min，但是隨著目前沉積薄膜層厚度要求越來越薄，這一缺點的影響已不再成為問題。 ALD 開始在柵氧化層，擴散阻擋層和存儲器結構中的電極薄膜層應用越來越廣泛。
PVD、 CVD、 ALD 工藝特性比較
對于 ALD 工藝，前驅體的選擇通常需要滿足以下要求：（1） 在沉積溫度下具有足夠的 蒸汽壓，以保證其能充分覆蓋基底材料表面；（2）良好的熱穩定性和化學穩定性，在沉積溫度下不會發生自分解；（3）高反應性，保證其在基底表面迅速發生化學吸附，或與材料表面基團快速發生有效的反應，從而使表面膜具有高純度；（4）反應副產物對基底和表面膜沒有腐蝕性；（5）材料來源廣泛， 低毒性。
常用的 ALD 前驅體包括非金屬前驅體和金屬前驅體。 非金屬前驅體如鹵化物（SiCl4、AlCl3等）、氮化物（NH3、(CH3)NNH2、BuNH2等），金屬前驅體如烷基前驅體（Ga(CH3)3、Mg(C2H5)2）、 β-二酮前驅體（La(thd)3、Ca(thd)2）、醇鹽前驅體（Ta(OC2H5)5、 Zr[(OC)(CH3)3]4）、烷基胺及硅胺基前驅體（Ti[N(C2H5CH3)2]4、 Pr[N(SiMe3)2]3） 等等。
3D NAND 的制造工藝十分復雜，主要包括高深寬比的溝開挖（High aspect ratio trenches）、在源與漏中不摻雜（No doping on source ordrain）、完全平行的側壁（Perfectly parallel walls）、眾多級的臺階（Tens of stairsteps）、在整個硅片面上均勻的淀積層（Uniform layer across wafer）、一步光刻樓梯成形（Single-Lithostairstep）、硬掩模刻蝕（Hard mask etching）、通孔工藝（Processing inside of hole）、孔內壁淀積工藝（Deposition on hole sides）、多晶硅溝道（Polysilicon channels）、電荷俘獲型存儲（Charge trap storage）、多種材料的通孔刻蝕（Etch through varying materials）、復合多層膜沉積（Deposition of tens of layers）等。
3D NAND 基本工藝流程
由于 3D NAND 復雜結構需要制造高的縱深比，相關流程包括疊層沉積、高深寬比通道孔蝕刻、字線金屬化、階梯蝕刻、高深寬比狹縫蝕刻，以及階梯接觸線成型等。 其中疊層沉積和自線金屬化對沉積工藝提出了極高要求，在這方面 ALD 工藝比傳統 CVD 及 PVD 工藝更具優勢。
3D NAND 結構及關鍵沉積、蝕刻流程
ALD 工藝可有效減小應力。 3D NAND 堆疊存儲單元的制造環節起始于交替薄膜沉積， 精 確控制每層薄膜厚度的均一性至關重要， 晶圓翹曲和局部薄膜應力直接影響到光刻疊對精度， 薄膜的厚度和重復性則影響存儲單元的有效體積和光刻/蝕刻表現的一致性。因此，薄膜應力控制和良好的均勻性對晶圓良率十分關鍵。 同時，在采用置換柵極工藝的 3D NAND中，同層中存儲單元的導線連接靠鎢填充實現， 傳統化學 CVD 鎢薄膜具有高伸張應力，會導致晶圓翹曲，同時工藝帶來的氟元素會擴散到鄰層，造成缺陷并影響良率。 而采用低氟鎢（LFW） 的 ALD 工藝可以制造出更光滑的表面形貌，更緊密地貼合每個填充層，從而減小沉積流程產生的應力。 相比于傳統 CVD 鎢沉積技術， ALD 低氟鎢技術可降低一個數量級以上的應力(GPa→hMPa)、 99%的氟含量以及 30%以上的電阻率。
ALD 沉積薄膜均勻性更高，產生的應力最小
除了有效控制應力， ALD 具有更好的臺階覆蓋能力，可滿足 3D NAND 制造過程中高深 寬比的要求。 隨著 3D NAND 層數的增加，孔道的深寬比也不斷加大，制造中需要在深寬比100： 1 的孔道中縱向和橫向高 K 介質（Al2O3）、鈦阻擋層(Ti/TiN)等物質。 由于 ALD 沉積過程可有效控制薄膜的厚度和均勻性，因此可以實現高深寬比孔道的均勻覆蓋，而 PVD 和CVD 對于高深寬比的臺階則無法實現均勻覆蓋，約接近臺階頂部厚度越厚，若臺階的深寬比過高，可能會造成頂部開口堵塞。
PVD 等方法通常無法實現高深寬比的均勻覆蓋
不僅 3D NAND 如此， 平面 DRAM 最重要也最艱難的挑戰，是儲存電容的高深寬比。 儲存電容的深寬比會隨著元件制程微縮而呈倍數增加，導致平面 DRAM 的制程微縮會越來越困難，因此 ALD 工藝在平面 DRAM 及 NAND 中也有重要應用。
DRAM 制程越窄，深寬比越高